FPGA的設(shè)計(jì)流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進(jìn)行開發(fā)的過程。典型FPGA的開發(fā)流程一般如圖1所示，包括功能定義/器件選型、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)、布線后仿真、板級仿真以及芯片編程與調(diào)試等主要步驟。
 

　　1、功能定義/器件選型

　　在FPGA設(shè)計(jì)項(xiàng)目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。

　　2、設(shè)計(jì)輸入

　　設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA工具的過程。常用的方法有硬件描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。更主要的缺點(diǎn)是可移植性差，當(dāng)芯片升級后，所有的原理圖都需要作一定的改動。目前，在實(shí)際開發(fā)中應(yīng)用最廣的就是HDL語言輸入法，利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式，主要用于簡單的小型設(shè)計(jì)。而在中大型工程中，主要使用行為HDL，其主流語言是Verilog HDL和VHDL。這兩種語言都是美國電氣與電子工程師協(xié)會(IEEE)的標(biāo)準(zhǔn)，其共同的突出特點(diǎn)有：語言與芯片工藝無關(guān)，利于自頂向下設(shè)計(jì)，便于模塊的劃分與移植，可移植性好，具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率很高。 除了這IEEE標(biāo)準(zhǔn)語言外，還有廠商自己的語言。也可以用HDL為主，原理圖為輔的混合設(shè)計(jì)方式，以發(fā)揮兩者的各自特色。

　　3、功能仿真

　　功能仿真也稱為前仿真是在編譯之前對用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時的仿真沒有延遲信息，僅對初步的功能進(jìn)行檢測。仿真前，要先利用波形編輯器和HDL等建立波形文件和測試向量(即將所關(guān)心的輸入信號組合成序列)，仿真結(jié)果將會生成報(bào)告文件和輸出信號波形，從中便可以觀察各個節(jié)點(diǎn)信號的變化。如果發(fā)現(xiàn)錯誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。

　　4、綜合優(yōu)化

　　所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。就目前的層次來看，綜合優(yōu)化(Synthesis)是指將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門級電路。真實(shí)具體的門級電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標(biāo)準(zhǔn)的門級結(jié)構(gòu)網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。由于門級結(jié)構(gòu)、RTL級的HDL程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級別的綜合。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個FPGA廠家自己推出的綜合開發(fā)工具。

　　5、綜合后仿真

　　綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時帶來的影響。但這一步驟不能估計(jì)線延時，因此和布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。目前的綜合工具較為成熟，對于一般的設(shè)計(jì)可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計(jì)意圖不符，則需要回溯到綜合后仿真來確認(rèn)問題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。

　　6、實(shí)現(xiàn)與布局布線

　　布局布線可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件(如配置文件與相關(guān)報(bào)告)，實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時序約束條件時，需要利用時序驅(qū)動的引擎進(jìn)行布局布線。布線結(jié)束后，軟件工具會自動生成報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。

　　7、時序仿真

　　時序仿真，也稱為后仿真，是指將布局布線的延時信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中來檢測有無時序違規(guī)(即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等)現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實(shí)際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計(jì)系統(tǒng)性能，以及檢查和消除競爭冒險(xiǎn)是非常有必要的。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。

　　8、板級仿真與驗(yàn)證

　　板級仿真主要應(yīng)用于高速電路設(shè)計(jì)中，對高速系統(tǒng)的信號完整性、電磁干擾等特征進(jìn)行分析，一般都以第三方工具進(jìn)行仿真和驗(yàn)證。

　　9、芯片編程與調(diào)試

　　設(shè)計(jì)的最后一步就是芯片編程與調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件(位數(shù)據(jù)流文件，Bitstream Generation)，然后將編程數(shù)據(jù)下載到FPGA芯片中。其中，芯片編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等方面。邏輯分析儀(Logic Analyzer，LA)是FPGA設(shè)計(jì)的主要調(diào)試工具，但需要引出大量的測試管腳，且LA價格昂貴。目前，主流的FPGA芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀(如Xilinx ISE中的ChipScope、Altera QuartusII中的SignalTapII以及SignalProb)來解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實(shí)用價值。